占空比分频（占空比分频电路）

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• 1、...再将此方波分频生成1khz占空比为50%的方波。用vhdl语言编写._百度...
• 2、用VHDL语言设计一个占空比为50%的六分频器
• 3、...要求如下:输入时钟信号频率40兆赫兹,分频后信号占空比百_百度...

...再将此方波分频生成1khz占空比为50%的方波。用vhdl语言编写._百度...

1、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

2、R1 数值不能小於1k ， R2 和C 决定要求方波频率，R2数值对比R1越大，占空比越接近50%。R1=2k ， R2=75k ，C= 0.01uF 频率=952Hz ， 占空比=50%。

3、上述定时器计数频率是1MHz ，计数周期为1Us，1KHz周期为1ms，定时器需要计数1us*500=0.5ms，500次计数8位定时器不能满足了。 用1：4分频吧，定时计数125次即设为FF－7D＝82。不晓得对不对，不过思路是这样的。

用VHDL语言设计一个占空比为50%的六分频器

使用计数器，根据不同的频率范围的不同可以使用不同的计数器。1000正好是偶数，使用上升沿或下降沿计数器都可以实现。

一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。

下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

程序给你做出来了，完全符合你的要求。仿真的话时间用的太长，就仿了一个set1set2=00的50M的2500分频20k的，图也给你贴出来，不过频率太高，图片已经看不出clk的波形了。

设计个计数器，以T=n为周期，到n后重新从0开始计数，同时产生脉冲，使输出PWM的管脚电平取反。在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。

...要求如下:输入时钟信号频率40兆赫兹,分频后信号占空比百_百度...

至于你说的占空比，输出时钟是不能体现占空比的，时钟就是时钟。占空比的话，你可以再设一个使能信号，也是分频思想。

在单片机控制中，可以通过改变计时器的预分频和计数值来控制PWM信号的频率和占空比。具体的操作步骤如下：设置计时器的预分频和计数值，计算出所需的PWM信号周期时间和高电平持续时间。

MHz分频到40MHz后，占空比就不可能再是1：1了，因为不可能在时钟的非上升/下降沿处产生激励，但可以实现占空比为2：3的波形。

频率所涉及的是周期，频率与周期成倒数。脉宽与占空比所涉及的是周期。脉宽是在一个周期内高电平所占的时间，占空比（如其名）为在一个周期内高电平所占的比例。例如：假设频率为F，占空比为P，则脉宽=（1/F）*P。

得到占空比减半的信号来控制单端反激变换器。3：具体实现电路如下图（a）所示，源信号经分频器二分频，得到频率减半的信号，再与源信号相与，即得到导通时间不变而频率减半的信号。电路中各点波形如下图（b）所示。

如果你说的3~9V是指低电平3V，高电平9V的话，可直接采用电阻分压。以5V单片机为例，采用1/2分压即可。上述输出信号与单片机定时器的捕获输入端口相连。设置定时器的分频系数，使其满度接近0.5S~1S。